晶圆级封装（Wafer Level Package, WLP ）定义：一种在器件仍处于晶圆结构、尚未进行仿真之前，完成所有IC封装工艺步骤的技术。封装界曾一度也称为是IC前道工艺用在封装后道过程的“中道工艺”。

扇入型封装（Fan-In）：初始的 WLP 设计要求所有封装 I/O 端需要持续位于芯片轮廓线内，从而产生真正的芯片尺寸封装（Chip Scale Package, CSP）。从系统角度来看，使用这种结构时，WLP 复杂性的限制在于能够在芯片下方放置多少 I/O，同时仍能设计出可布线的电路板。

当传统封装（例如引线键合或倒装芯片键合）无法满足尺寸持续减小、IC 工作频率提高和成本降低的要求时，WLP 可以提供解决方案。

扇出型封装（Fan-Out）：芯片在基体中以一定间距排列(spaced)，使得每个放置的芯片周围都有一个基体材料的外围区域。这些嵌入式器件可以设计有重新布线层（RDL），将线路"扇出"到比原始芯片更大的区域。这使得对于面积太小而无法容纳此 I/O 布局（除非将芯片"增加"到更大尺寸）的芯片，可以使用标准的 WLP 焊球间距。

随着TSV、IPD、芯片优先和芯片后置扇出、MEMS和传感器封装以及处理器与存储器的异构集成技术的丰富，各种WLP得到广泛应用。从较低 I/O 数量和 WLCSP 的应用，到使用扇出技术实现更高 I/O 数量和更大功能复杂度，WLP成为高带宽、多功能、灵活设计的主流解决方案。

多种WLP 的异构集成

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单芯片解决方案：扇入WLCSP

晶圆级芯片尺寸封装（WLCSP）大约在 2000 年左右开始成熟，当时主要局限于单芯片封装。由于其封装性质，WLCSP 在集成多个组件方面的能力有限。图 12 展示了一个基本单芯片 WLCSP 的简化图像。

基本单芯片

在此之前，大多数封装工艺是机械性的，例如研磨、切割、引线键合等。封装工艺步骤主要在芯片切割后进行。

传统封装工艺流程

WLCSP 是晶圆凸点技术(bumping)的自然延伸，它使用比传统凸连芯片更粗间距的大尺寸焊球(coaser pitched large solder ball)，在晶圆形态下并行完成，该技术自 1960 年代以来一直由 IBM 使用。

晶圆级芯片尺寸封装（WLCSP）工艺流程

对于 WLCSP，由于芯片本身成为封装，因此它是可以制造的小封装。由于其尺寸缩小能力，它已广泛用于小型移动应用。

小型化微系统

早的版本仅仅是将焊球放置在特殊的凸点下金属化（Under Bump Metallization, UBM）上，使芯片焊盘可焊接。

随着器件复杂性的增加，有必要增加金属重新布线层，以便将焊球从其各自的焊盘上引开。这些重新布线层（RDL）成为常态，WLP的尺寸和复杂性也随之增加。

RDL重布线层

WLP仍然是单芯片解决方案，并且开发了新的工艺、材料和结构，允许至少一个额外的减薄芯片以"父die+子die"(形同负鼠)方式安装在芯片底面，位于现有焊球之间。该芯片足够薄(至几十微米)，使得 WLCSP 可以安装，并且仍然为下置芯片留有间隙。

底面安弟二颗芯片的 WLCSP

随着面向 3D 应用的硅通孔（TSV）技术的发展，TSV 可以在 WLCSP 中形成，提供双面连接性（double-sided connectivity）。虽然 TSV 集成使用"通孔优先"和"通孔后置"工艺，但在 WLCSP 的情况下采用了"通孔后置"（via last）方法。

Via last 工艺示例

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扇入WLCSP：无源器件扩大市场

WLCSP的芯片在顶部可安装弟二颗芯片或其他组件，如无源器件。MEMS 行业已使用此工艺将逻辑或模拟芯片安装在 MEMS 芯片顶部，反之亦然。这成为了 WLCSP 异构集成复杂性的另一个层次。

用于双面安装的 WLCSP 硅通孔

类似的集成已被移动设备中的 CMOS 图像传感器采用，已被广泛用于汽车传感器。

由于更短的电互连、更小的外形尺寸和低成本的封装解决方案，带有 TSV 的 3D WLCSP 正在取代使用板上芯片（Chip on Board, COB）技术的传统封装。与大多数汽车应用一样，主要挑战是满足可靠性要求。

例如，下图的汽车应用 CMOS 图像传感器背照式照明（BSI）开发的封装，采用 5.82mm x 5.22mm 封装，厚度为 850um，TSV 深宽比为 3:1，硅与封装面积比为 99.27%。

CIS-WLCSP 结构的3D视图（左）与横截面图(右)

BSI也很热，可以看浅析CIS技术与路径方案

随着技术节点的进步，随着 WLCSP 封装尺寸的增加，可靠性和芯片-封装相互作用（chip-package interaction, CPI）面临更多挑战。这不仅是关于可靠性性能；还包括在 WLCSP 制造之后的后续过程中（从运输和 handling 到在板上的组装）可能发生的不利影响。

整体市场。始终由大型 OSAT主要引导：ASE/SPIL、Amkor 和 JCET。2020年左右，台积电和三星等代工厂进入了市场提供全方面Turnkey解决方案。德州仪器（TI）、恩智浦（NXP）和意法半导体（ST Micro）等集成器件制造商（IDM）仍然是 WLCSP 供应链的关键部分。

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扇出型：eWLB

尽管 WLCSP 取得了进展，并且业界观察到此类封装在 SiP 中得到高度采用，但这些封装在物理面积上仍然局限于实际芯片尺寸。

随着晶圆节点的进步和几何尺寸的缩小，芯片本身尺寸可能减小，这给此类封装带来了更多挑战。这就产生了一个难题——在哪里放置 WLCSP 所需的较粗间距的焊球？

为了满足这一要求，扇出型封装平台早在1983年就已概念化并处于不同的开发阶段 ；然而，其大规模生产却晚了得多——直到2009年英飞凌的eWLB产品的推出，一个简单的单芯片封装。

eWLB 扇出型

初始两个主要的商业竞争者分别是摩托罗拉、飞思卡尔及其重构芯片封装（RCP）技术，以及上述英飞凌开发的嵌入式晶圆级球栅阵列（eWLB）技术，两者如图 19 所示。这两种技术产生了相似的扇出型封装结构，但工艺略有不同。

早的两种扇出型概念：eWLB 和 RCP

RCP是塑化合物中嵌入一个铜框架层的芯片封装，铜框充当潜在的地平面和稳定器，减轻CTE失配，但应用相对有限，除了恩智浦与Nepes的77GHz雷达的应用。

带铜框架的 WL 扇出型封装

eWLB技术成为早期扇出型的标杆。与 WLP 工艺流程的相似性，由于增加了模塑区域，封装变得比芯片尺寸的 WLCSP 更大。

WL扇出型封装工艺流程

尽管卡西欧（Casio）在 2006 年将其 EWLP 封装描述为"扇入/扇出型封装"，但该术语直到英飞凌开始将其 eWLB 封装描述为"扇出型 WLB"后才被普遍用于描述重构晶圆封装。

eWLB 和 RCP 扇出型封装是作为芯片优先结构处理的，即芯片首先被模塑到重构的"塑料晶圆"中，然后在器件上添加互连迹线重新布线层（RDL）。均可归为芯片优先工艺，因为芯片在覆模之前以芯片正面朝下的方式放置在临时载板上。

芯片优先工艺流程与芯片朝下工艺流程

同样的工艺可以扩展，允许在重构扇出晶圆的模塑化合物中包含多个芯片和/或无源器件。早在 1990 年代中期，多家供应商就开始生产我们今天称为扇出的封装，将多个芯片和无源元件集成到异构封装中，用于工程或限量生产。

多芯片 eWLB 型扇出（上）带无源元件的多芯片扇出（下）

芯片优先重构扇出工艺也可以用于芯片朝上的工艺和结构。

芯片优先芯片朝上扇出型封装与工艺流程

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扇出型晶圆级：方案渐成熟

扇出型的第三种变体，是芯片后置扇出(Chip-last fan-out)。

此版本工艺。迹线 RDL 图形使用与芯片优先扇出(chip-first fan-out)相同的薄膜 RDL 制造工艺在临时载板上产生。芯片首先进行凸点加工（通常在晶圆形态下采用铜柱凸点），切割，然后倒装芯片组装到 RDL 图形上，最后用模塑化合物进行覆模。

这种扇出结构和工艺类似于标准的倒装芯片 BGA；区别是互连迹线图形是使用临时载板上的薄膜 RDL 工艺形成的。

芯片后置简化工艺流程

应用。一个大规模生产的 eWLB 是单芯片封装，结合了基带、PMIC 和 RF 功能。芯片尺寸约为 5x5mm，封装在 8x8mm 的扇出封装中，焊球数量在 183 到 217 个之间变化。

多年来，扇出技术不断演进，导致了更小更薄的封装。例如 JCET 开发的超小型和超薄（0.8mm x 0.53mm x 0.14mm）胶囊式封装（Encapsulated Chip Package, ECP）。ECP 技术不仅允许扇出单芯片和多芯片封装，还确保了五面封装保护。它具有小尺寸和大扇出比，并能有效克服晶圆翘曲问题（扇出的主要挑战之一）。

JCET 的超小型/薄扇出（FO）ECP

这种ECP技术使用芯片优先和正面朝下的封装工艺，以及层压模塑薄膜代替传统的液体和粉末模塑化合物。这种层压工艺取代了用于芯片超薄封装的晶圆模塑工艺，并使重构晶圆实现高度平整度，同时避免晶圆中出现空腔，以及减少芯片偏移（offset）。

扇出的大规模生产始于较小、低密的核心扇出封装。尽管早期大多数扇出活动集中在 2D 单面应用，但到 2004 年也开始探索 3D 和双面扇出(double-sided fan-out)结构。通常在芯片优先、芯片朝下类型的扇出中实现3D 互连。

带有嵌入式TSV的3D扇出（上）和TSV互连细节：电路板/硅中（下）

带有嵌入式 TSV 芯片的3D扇出工艺流程

另一种方法是在芯片贴装之前将铜柱电镀到临时载板上，并研磨模塑材料以暴露扇出封装顶部的铜柱。然后在扇出的顶面形成二个RDL层，与暴露的铜柱建立连接，并将单独的器件安装到此顶部RDL迹线层上，并扩展电镀铜通柱实现扇出3D互连。

带电镀铜贯穿柱的3D扇出（上）；带有电镀铜贯穿柱的3D扇出互连（下）

带有电镀铜贯穿柱的3D扇出工艺流程

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InFO：引发封装复兴

InFO技术。著名的例子是自2016年苹果推出iPhone 7以来的持续高产量扇出产品。除了例行升级的先进CMOS前端工艺节点外，iPhone 7的应用处理器（AP）采用该项革命性的晶圆级封装集成扇出（Integrated Fan-Out, InFO），由台积电创新和开发。

乍一看，仅是一种模塑化合物嵌入硅芯片和铜互连的扇出。然而，其真正的创新和工程实力，InFO创造了多个晶圆级封装的行业首要创新：

封装尺寸大于10 x 10mm，芯片尺寸大于8 x 8mm，且具有非常高的BGA引脚数

首位包含逻辑器件和无源器件的高产量制造多芯片扇出

首位逻辑和存储器件封装的 3D PoP 集成，具有高密度多排背面BGA阵列

首位芯片优先正面朝上嵌入式芯片扇出技术

厚度低于1mm的首位移动AP PoP封装

首位由代工厂交付的先进扇出技术并实现大规模生产

InFO 向半导体行业展示了如何将一项旧技术重新创新并转变为前沿的封装平台。这一成功引发了全球对扇出和芯片嵌入技术的新一轮研究兴趣，包括代工厂、OSAT、研究机构和学术界。

扇出的大规模生产始于较小、低密的核心扇出封装。InFO随后在智能手机中实现了非常高产量的生产，高密度扇出是传统封装的一个可行且成功的替代方案。台积电 InFO 封装铜贯穿通孔柱布局的顶视图。

InFO 封装顶视图（带3D通孔焊盘）

产量更高的扇出产品是台积电的集成扇出InFO封装，首次用作约15mm x 15mm的扇出型封装上封装（FOPoP）产品，具有超过1300个焊球。它用于实现苹果A10处理器，并将标准的 DRAM 存储器封装组装在其顶部。

台积电的集成扇出封装（InFO）

InFO 引发了封装行业的复兴，有助于维持摩尔定律并实现"超越摩尔"。它帮助封装行业走到了半导体行业的舞台，一系列类似的晶圆级和面板级封装技术陆续发布。

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ASE：基板上高密度扇出芯片

扇出已演变为更复杂的结构，具有多种工艺变体，不断有新厂商新方案进入市场。

第二款高密度扇出产品由日月光（ASE）发布，称为扇出型基板上芯片（Fan-Out Chip-on-Substrate, FOCoS），它是一种扇出复合芯片安装在BGA基板上的混合组合，针对网络和服务器应用。

虽然有效，但成本昂贵的，导致引发了低至中等密度多芯片应用中采用扇出技术的混合形式封装。FOCoS 产品将两个大芯片集成到一个 32mm x 25mm 的扇出凸点芯片中，而不是独立的封装。——方案使用线宽/线距（L/S）低至2μm的多层RDL嵌入在扇出组件中以实现互连。

该扇出组件不被视为独立封装，而是具有细间距焊料或铜柱凸点，与上述中介层封装相同的方式倒装芯片组装到 BGA 基板上的混合封装。

ASE 扇出基板上芯片FoCoS

InFO 和 FOCoS 都是多芯片封装解决方案，都具有高 I/O 数量和精细迹线几何形状的异构集成封装的新形式。FOCoS 扇出是首次尝试用成本更低的解决方案替代中介层方案来互连两个大尺寸高 I/O 数量的芯片。

FOCoS产量相对较低，但通常具有非常高的 RDL 密度。

InFO，乃至整个晶圆级系统集成（WLSI）引发了一波关于芯片-封装-系统协同设计的新思考，因为硅-封装-基板-系统之间的界限正变得越来越模糊。其影响已波及整个半导体供应链，向上至 EDA、Fabless设计公司、版图公司，向下至测试、可靠性和系统公司。图 38 显示了

随着供应商努力开发在三维空间互连芯片的替代方法，新的工艺和结构将继续演进，例如 Nepes 报道的使用深光刻定义通孔进行层间连接的技术。

Nepes带有深光刻定义通孔的 3D 扇出型封装

InFO_oS（基板上的 InFO）是2021 年的先进解决方案，协同了 InFO 和 FOCoS 技术。其特点是具有多层高密度 2/2μm L/S RDL，以集成多个先进节点的Chiplet以优化成本和性能。台积电借此展示了业界首位 2.5 倍光罩尺寸的扇出（2100mm²），并组装在 110mm×110mm 的封装基板上。

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台积MUST：3D堆出新高度

台积电将扇出概念又推进了一步，采用称为 3D 多堆叠（3D Multi-stack, MUST）系统集成技术的先进结构，将多个 SoC 和存储器纳入多层堆叠中；3D MUST中的 MUST（3D-MiM）扇出封装解决了高速数据通信对高带宽和低延迟日益增长的需求。

台积电 3D-MiM 封装

通过利用当前的基础设施来提高良率和产能，台积电能够以有竞争力的成本提供逻辑/存储器集成。

该封装将16 个存储器嵌入两个扇出层级中，并将片上系统（SoC）使用 InFO 技术集成到第三层级(3rd tier)中。该版本是移动或计算设备所需的倒装芯片和扇出型封装上封装（POP）的替代方案，具有更薄的厚度但更高的存储器容量和带宽。

台积电已经开发了全方面的 3D 封装解决方案组合，其集成技术涵盖前端和后端，如图41 所强调。

前端：使用集成芯片系统（SoIC）可选择芯片对晶圆和晶圆对晶圆处理；

后端：使用两个非常成熟的平台(双路径)，基板上的晶圆上芯片（CoWoS）（带硅中介层）和集成扇出（InFO）（使用 RDL 互连），两者都可以选择集成局部硅互连（LSI）- 硅桥。

台积电 3D FabricTM – 系统集成组合

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嵌入式硅桥：高带宽局部互连生力军

将 SoC 芯片与高密度局部硅互连（LSI）和 InFO 技术集成，InFO_LSI是台积电2020年推出的嵌入式桥接技术，旨在为具有更先进、亚微米 L/S 和 90um C4 凸点的小芯片提供局部互连解决方案。

台积电用于高带宽小芯片集成的InFO-L/LSI

随后各类的嵌入式局部互连技术已被纷纷开发与推出。英特尔（Intel）是首位开发并将桥接技术推向市场的公司，即嵌入式多互连桥接（EMIB）。

EMIB在满足通信系统的需求，并首次在Altera Stratix 10 FPGA系列中投入生产。该技术首次引入了一片薄的硅片（<75um），具有非常精细间距的互连（∼2um L/S），嵌入在有机基板中，作为连接芯片的桥接。

英特尔的嵌入式多互连桥接（EMIB）

虽然英特尔采用了将桥接嵌入基板的方法，但台积电将桥接定位在基板之上、扇出封装内，保持了传统的组装工艺。

除了英特尔和台积电，SPIL和IBM也开发了自己的桥接嵌入解决方案，作为昂贵的 2.5D 硅中介层的替代技术。

AMD其首款采用桥接技术的产品，称为高架扇出桥接（Elevated Fan-out Bridge, EFB），用于M1200 处理器。

该技术构建在基板之上，图形处理器单元（GPU）和高带宽存储器（HBM）堆栈使用铜柱互连放置在模塑顶部。这些铜柱允许芯片上的粗间距触点使用传统组装技术与下方的基板连接，同时使用硅桥来实现 HBM 所需的更精细 L/S 和小间距微凸点。抬高HBM和GPU为硅桥创造了空间，而无需将桥接嵌入基板中。

AMD 高架扇出桥接技术

硅品公司（SPIL）开发的技术涉及一种可扩展的小芯片封装技术，即扇出嵌入式桥接（Fan-Out Embedded Bridge, FOEB）。

SPIL 的扇出嵌入式桥接（FOEB）

通过桥接（虚拟）芯片，FOEB解决方案能够在多个芯片之间实现"近乎单片"的后道工序（BEOL）连接。它可以实现多层 RDL 和硅桥，提供比现有技术（如基于 2.5D TSV 的硅中介层、3D 芯片堆叠（例如，芯片对晶圆）和扇出多芯片模块（FO-MCM））更精细的 L/S。

SPIL 的扇出嵌入式桥接（FOEB）

SPIL FOEB vs Intel EMIB

IBM版本的嵌入式桥接技术，称为直接键合异构集成（DBHI）硅桥技术，使用来自硅桥的芯片之间的直接铜柱连接形成子组件，然后该子组件以标准的 C4 间距连接到层压芯片载体上。

IBM 的直接键合异构集成（DBHI）硅桥

IBM 的桥接技术与英特尔的 EMIB 技术的主要区别在于：芯片使用标准的 C4 凸点和传统组装工艺连接到层压板上，并通过具有微凸点的桥接进行连接。不需要像 EMIB 技术那样在同一器件（芯片或桥接）上使用多间距凸点 。

而AMD认为EFB比英特尔EMIB更便宜且更不复杂，可以支持基板短缺的低成本方案，基于光刻工艺而非基板工艺的解决方案也更具可扩展性。

AMD 高架扇出桥接技术

在各家缤纷的硅桥接嵌入式（基板内或扇出）技术中，桥接具有相同的功能：提供必要的局部互连，以通过更小尺寸和高密度的硅桥连接芯片，而不是使用庞大复杂的硅中介层。基于硅桥技术节省了硅中介层的不充分利用率，所以是可持续发展和具有市场的技术路径。

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晶圆级封装核心挑战

晶圆级封装仍然存在很多技术攻关特定于个别 WLP 工艺和结构的。这些挑战涉及物流、市场营销、工艺/材料/设备方面的技术问题。篇幅原因，以下仅列若干代表性问题。

裸片偏移。通常称为"飞芯片"，在键合过程中，升高的键合温度会导致所涉及各组件的热膨胀系数不匹配，以及模塑化合物自身的收缩。芯片的位置并非其在模塑前通过贴片系统放置时的相对位置。

未校正和已校正的芯片移位示例

精细线距的形成。某些扇出封装技术在小批量生产中具备 2 微米线宽线距能力，为了实现这些更精细的线宽线距，可能需要采用大马士革类型之外的技术和工艺。线宽线距降至 1µm 以下，另一个挑战是线间泄漏和长期电迁移问题。如电流密度超过10^5a/cm²，电-热耦合效应会非常突出。

晶圆工艺重构翘曲。当使用芯片先置扇出时，无论是芯片朝下还是朝上，如果 RDL 和后道加工在无支撑的模塑晶圆上进行，典型的结构是上下材料结构之间不平衡。这导致顶部和底部结构之间的CTE不平衡，从而导致重构模塑晶圆翘曲。翘曲可以是相对简单的凹形或凸形。

模塑晶圆翘曲示例

无源器件嵌入到扇出结构。我们希望将扇出广泛用于异构集成，包含更多无源元件结构。明显的方法是在模塑结构内物理安装分立无源元件，以及片先置晶粒朝下和芯片后置工艺。

嵌入扇出的分立无源元件与集成无源器件芯片

快捷精准的Die布局。这涉及到Die和晶圆级互连的集成设计和验证的EDA、多物理仿真和可靠性方案的联动。

扇出封装的减薄。有几个因素限制了当前扇出封装的薄型化，包括翘曲和操作处理。对于针对低端市场设计的产品，载板方法增加了成本，而使用无支撑的重构晶圆易遭受过度翘曲。挑战在于对材料、工艺和结构进行必要的改进，以实现更低的封装厚度。

另一方面是，将转向更大的面板尺寸，每面板的大量芯片可能会限制谁能从面板加工固有的低成本结构中受益。矩形面板和圆形晶圆之间每面板的芯片数量差异很容易达到 5:1。如果面板上的所有芯片都是统一的，那么面板级扇出技术的主要受益者是那些有足够大量需求、能完全支持其产品在这些更大面板上运行。

WLP和PLP在大尺寸利用率对比(2025 Yole)

随着硅技术节点的进步，WLCSP 尺寸增加，其在可靠性和芯片-封装相互作用方面面临更多挑战。这不仅是可靠性性能本身的问题，还包括在 WLCSP 制造之后的后续工艺中可能产生的不利影响。

还括运输和操作，以及在电路板上的组装。业界越来越关注为 WLCSP 增加五面或六面保护，采用模塑型化合物形式，为制造后的工艺过程提供额外保护。

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小结

业界投入了大量活动将扇出技术推向市场。虽然最早的开发始于 1983 年左右，但生产直到 27 年后英飞凌使用其 eWLB 技术将首批产品推向市场才实现。这是一段漫长的旅程，即使今天我们拥有广泛的技术，并且从晶圆级封装即将延伸至面板级、光电合封，然而晶圆级封装会很长时间发挥其技术而成为中坚工艺，同样会感觉我们仍处于这段旅程的中途。

扇出版本的先进线宽/线距（L/S）能力已达1微米或更高。目前，有各种各样的扇出技术，在从移动设备到消费电子、计算、工业、医疗和汽车的各种应用和市场中得到采用。扇出可能是市场上多功能的封装平台，一个适用于单芯片和多芯片、2D 到 3D 异构集成的平台，并为低端、中端和高的应用持续提供解决方案。

本文主要参考资料为IEEE HiR，仅供学习交流

转载：IC后摩院