Hybrid Bonding 混合键合 正成为异质集成的核心力量

最近，小编刷到一篇2025年的重量级综述论文——《A Review of Die-to-Die, Die-to-Substrate and Die-to-Wafer Heterogeneous Integration》。这篇论文系统解析了先进封装中的三大关键互连方式：Die-to-Die、Die-to-Substrate 和 Die-to-Wafer。作者指出，摩尔定律的主角，正从晶体管层转向封装层，而 Hybrid Bonding 则成为下一代异质集成的核心技术。

看完之后，小编只想感叹一句：

摩尔定律在晶体管层减速了，但在封装层，它正全速狂奔！

一、从芯片微缩到系统级集成

传统靠晶体管缩小来提升性能的路已经快走到头了。论文指出，封装缩放（Packaging Scaling） 正成为性能提升的新引擎。通过 异质集成 (Heterogeneous Integration)，可以把不同工艺、不同功能的芯片模块以超高密度互连的方式“拼”在一起，实现更高算力、更低功耗。

简单说：

晶体管做不动了，就让“封装”接力！

二、三大关键互连路线对比

论文把目前先进封装的主流互连方式分为三大类：D2D、D2S、D2W。每一种都有各自的技术路线、工艺瓶颈与发展重点

三、封装互连进入“亚微米时代”

论文提到，目前前沿的 Hybrid Bonding 技术，互连密度可达 10,000+ I/O/mm²，信号延迟低于 50 ps，能耗相比传统凸点互连降低 40–60%。

四、两条路线：微缩 + 模块化并进

未来的封装演进会同时沿两条路推进：

Scale-Down（微缩）：继续缩小互连间距，从 10 µm 进入亚 1 µm 时代；

Scale-Out（扩展）：通过 Chiplet 模块化 与 2.5D/3D 封装 构建更灵活的系统。

这两条路线在 IEE 与 HIR（Heterogeneous Integration Roadmap）中都被列为未来十年的重点发展方向。

五、封装材料与工艺的突破

论文还特别指出了几个关键突破：

    纳米晶铜表面处理：降低界面粗糙度、增强 Cu-Cu 键合强度；

    低温键合 (<150°C)：防止翘曲与热应力；

    等离子体清洗 + CMP 平坦化：实现 <1 nm 的表面粗糙度；

    颗粒控制与等离子体划片：提升键合良率并降低污染风险。

六、小编总结一句话

当摩尔定律在晶体管层“失速”时，封装层正悄悄成为性能的新引擎。Die-to-Die、Die-to-Substrate、Die-to-Wafer 的融合，正让芯片从“单兵作战”走向“异质协同”。
从焊料到混合键合，从 40 µm 到 0.5 µm——封装正在定义新一代的“系统级摩尔定律”。

转载文章：芯联汇